설명
에서 Synopsys 디자인 제약 조건(SDC) 형식으로, 옵션을 사용하여 create_generated_clock 소스 클럭의 하강 에지에서 생성된 분할 클럭을 제한합니다 -edges . 예를 들어, 소스 클럭의 하강 에지를 기준으로 입력 주파수를 2로 나누는 레지스터 clkdiv가 설계에 포함된 경우 다음 명령을 사용하십시오.
create_generated_clock -name clkdiv -source [get_pins {clkdiv|clk}] \
-edges {2 4 6} [get_pins {clkdiv|q}] .
이 명령은 소스 클럭의 두 번째, 네 번째 및 여섯 번째 가장자리에 각각 첫 번째 하강 에지, 두 번째 하강 에지 및 세 번째 하강 에지에 해당하는 에지가 있는 시계를 생성합니다.
-invert 명령의 create_generated_clock 옵션은 소스 클럭이 아닌 생성된 클럭 파형을 반전합니다. 이 옵션은 생성된 파형이 -invert 소스 클럭의 상승 에지 또는 하강 에지를 기준으로 하는지 여부에 영향을 주지 않습니다.