문서 ID: 000074686 콘텐츠 형태: 문제 해결 마지막 검토일: 2017-08-04

Stratix® V, Arria® V 또는 Cyclone® V 장치의 PLL이 특정 컴파일 시드로 재구성되지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Standard Edition
  • PLL 재구성 인텔® FPGA IP
  • PLL 인텔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Stratix®V, Arria®V 또는 Cyclone®V 장치의 위상 잠금 루프(PLL)는 PLL 재구성 지적 재산권(IP)의 waitrequest 신호가 '1'에 고정되어 재구성에 실패할 수 있습니다. 이는 특정 컴파일 시드에 대해 발생하는 것으로 관찰되며 인텔® Quartus® Prime 소프트웨어의 Fitter(고급) 설정에서 Physical Synthesis 옵션이 활성화된 경우 발생할 수 있습니다.

    해결 방법

    이 문제를 해결하려면 인텔® Quartus® Prime 소프트웨어에서 다음 설정을 해제하십시오.

    Assignments -> Settings -> Compiler Settings -> Fitter (Advanced) Settings이동합니다.

    Enable Physical Synthesis for Combination Logic for Area(영역에 대한 조합 논리에 대한 물리적 합성 활성화)를 OFF설정합니다.

    성능을 위한 조합 논리에 대한 물리적 합성 활성화OFF설정합니다.

    이 문제는 동적 재구성 인스턴스에만 영향을 미치는 것으로 알려져 있으므로 필요한 경우 PLL 재구성 IP 변형에 대해서만 물리적 합성 설정을 비활성화할 수 있습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    Stratix® V FPGA
    Cyclone® V FPGA 및 SoC FPGA
    Arria® V FPGA 및 SoC FPGA

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