문서 ID: 000074712 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-02-05

인텔® Arria® 10 장치의 동일한 뱅크에 할당된 TX 및 RX Soft-CDR LVDS SERDES가 있는 설계가 적합하지 않은 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • LVDS SERDES 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어의 버그로 인해 TX 모드에서 구성된 LVDS SERDES IP 코어와 인텔® Arria® 10 장치의 동일한 I/O 뱅크에 할당된 RX Soft-CDR 모드가 있는 설계는 피팅 단계에서 실패합니다. 이는 두 IP 코어 내의 위상 고정 루프(PLL) 인스턴스가 Quartus® II 소프트웨어에 의해 올바르게 병합되지 않기 때문입니다. 따라서 서로 다른 LVDS SERDES IP 코어에 대해 서로 다른 PLL이 필요합니다. 각 I/O 뱅크에는 하나의 I/O PLL만 있습니다.

    이 문제는 RX Soft-CDR 구성에만 영향을 줍니다. RX 비 DPA 또는 RX DPA-FIFO 구성은 영향을 받지 않습니다.

    3배속 이더넷 IP 코어는 RX Soft-CDR 모드로 구성된 LVDS SERDES IP를 사용합니다.

    해결 방법

    Quartus® II 소프트웨어 버전 14.0 인텔 Arria 10 FPGA 에디션에 대한 다음 패치를 다운로드하십시오.

    이 문제는 Quartus® II 소프트웨어 버전 14.1부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    인텔® Arria® 10 SX SoC FPGA
    인텔® Arria® 10 GT FPGA
    인텔® Arria® 10 GX FPGA

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    보증 제외

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