문서 ID: 000074764 콘텐츠 형태: Product Information & Documentation 마지막 검토일: 2019-11-08

입력 refclk가 인텔 Stratix 10 FPGA E-Tile의 출력 클럭에 의해 구동될 때 인텔® Stratix® 10 FPGA IOPLL이 잠금을 가져올 수 없는 문제를 해결하려면 어떻게 해야 합니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • IOPLL 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Stratix® 10 FPGA IOPLL은 입력 refclk 가 인텔 Stratix 10 FPGA E-Tile의 출력 클록에 의해 구동될 때 잠금을 얻을 수 없습니다.

    해결 방법

    인텔 Stratix 10 FPGA E-Tile의 출력 클럭이 안정된 후에 IOPLL의 사용자 재보정을 수행해야 합니다.

    인텔 Stratix 10 FPGA E-Tile의 출력 클럭이 안정될 때까지 리셋 상태에서 인텔 Stratix 10 FPGA IOPLL을 유지하거나 출력 클럭이 안정된 후 리셋을 펄스하면 인텔 Stratix IOPLL 잠금 해제 상태가 해결되지 않습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.