설명
PCI Express용 하드 IP(HIP)를 구현할 때는 Stratix® V 장치에 있는 4개의 전용 PCI® Express nPERST* 핀을 사용해야 합니다.
PCIe HIP당 하나의 nPERST 핀만 사용됩니다. Stratix V 장치에는 대상 장치에 1개 또는 2개의 PCIe HIP만 있는 경우에도 항상 4개의 핀이 모두 나열됩니다. 이러한 핀은 아래에 나열되어 있습니다.
nPERSTL0 = 좌측 하단 PCIe HIP 및 CvP
nPERSTL1 = 왼쪽 상단 PCIe HIP(사용 가능한 경우)
nPERSTR0 = 오른쪽 하단 PCIe HIP(사용 가능한 경우)
nPERSTR1 = 오른쪽 상단 PCIe HIP(사용 가능한 경우)
호환성을 극대화하려면 CvP(프로토콜을 통한 구성 - PCIe 링크를 통한 구성)를 지원하는 유일한 위치이므로 왼쪽 하단 PCIe HP를 항상 먼저 사용하는 것이 좋습니다.
예: 왼쪽 하단의 PCIe HIP 위치를 사용하는 경우, PCIe 슬롯의 nPERST를 장치의 nPERSTL0에 직접 연결하기만 하면 됩니다. 이는 IP 인스턴스의 신호 pcie_rstn와 동일합니다.
입력 신호가 LVTTL VIH/VIL 사양을 충족하고 Stratix V 핸드북의 "DC 및 Stratix V 장치의 스위칭 특성" 장에 정의된 100% 작동을 위한 오버슈트 사양을 충족하는 한, 전용 nPERST 핀은 레벨 변환기 없이 뱅크의 VCCIO 전압 레벨에 관계없이 3.3V로 구동될 수 있습니다.