설명
인텔® Arria® 10 AX016/AS016/AX032/AX032 장치에서 부분 재구성(PR)을 구현할 때 생성된 원시 바이너리 파일(rbf) 크기는 동일한 LogicLock 영역 크기라도 칩 플래너의 다른 LogicLock 위치로 제한될 때 많이 다를 수 있습니다. 예를 들어, 칩 플래너에서 PR LogicLock 영역을 맨 아래로 제한하면 칩 플래너에서 맨 위로 제한하는 경우보다 rbf 파일 크기가 10배 더 커질 수 있으며, 결과적으로 PR 구성 시간이 길어질 수 있습니다.
이는 인텔 Arria 10 AX016/AS016/AX032/AS032 장치에 대해 예상되는 동작입니다. PR LogicLock 영역이 기기 하단에 있는 경우 생성된 rbf에는 상단에서 PR 영역까지의 모든 프레임이 포함되므로 훨씬 더 큰 rbf 파일이 생성될 것으로 예상됩니다.
해결 방법
PR 구성 시간에 민감한 경우 LogicLock 영역을 디바이스 상단으로 제한하여 더 작은 rbf 파일을 가져옵니다.