문서 ID: 000074930 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-02-27

규칙 C105: 클럭 신호는 전역 신호여야 합니다.

환경

    인텔® Quartus® II 소프트웨어
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

컴파일된 HPS 설계에서 Quartus® II 소프트웨어의 설계 도우미 도구를 실행할 때 다음 경고가 표시될 수 있습니다.

해결 방법

규칙 C105: 클럭 신호는 전역 신호여야 합니다. <계층 구조>|hps_sdram:hps_sdram_inst|hps_sdram_pll:pll|afi_clk

규칙 C105: 클럭 신호는 전역 신호여야 합니다. <계층 구조>|hps_sdram:hps_sdram_inst|hps_sdram_pll:pll|pll_write_clk

관련 제품

이 문서는 다음 항목에 적용됩니다. 6 제품

Cyclone® V ST SoC FPGA
Cyclone® V SE SoC FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Arria® V GT FPGA
Cyclone® V SX SoC FPGA

1

추가적 도움이 필요하십니까?

지원팀 연락처

보증 제외

1

본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.