문서 ID: 000074937 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-09-05

**경고:.. /ip_ad_lvds/altera_lvds_core14_181/sim/ip_ad_lvds_altera_lvds_core14_181_ibrwinq.sv(1): (vlog13233) 디자인 단위 "ip_ad_lvds_altera_lvds_core14_181_ibrwinq"이(가) 이미 존재하므로 덮어씁니다.

환경

  • 인텔® Quartus® Prime Pro Edition
  • I O
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 19.1의 문제로 인해 인텔® Stratix® 10 LVDS SERDES IP를 사용할 때 ModelSim* GUI에 다음 경고(아래 참조)가 표시될 수 있습니다.

    **경고:.. /ip_ad_lvds/altera_lvds_core14_181/sim/ip_ad_lvds_altera_lvds_core14_181_ibrwinq.sv(1): (vlog13233) 디자인 단위 "ip_ad_lvds_altera_lvds_core14_181_ibrwinq"이(가) 이미 존재하므로 덮어씁니다. VHDL 엔터티를 Verilog 모듈로 덮어씁니다.

    해결 방법

    이 문제에 대한 해결 방법은 없습니다.

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 수정될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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    보증 제외

    1

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