설명
버전 2019.02.20부터. 인텔® MAX® 10 FPGA 장치 제품군 핀 연결 지침 중 DEV_CLRn 핀 및 DEV_OE 핀에 대한 설명이 다음과 같이 변경되었습니다.
- DEV_CLRn - 인텔은 장치 전체 재설정 활성화(DEV_CLRn) 옵션이 비활성화되어 있고 I/O 핀으로 사용되지 않는 경우 DEV_CLRn 핀을 GND에 연결할 것을 권장합니다.
- DEV_OE - 인텔은 장치 전체 출력 활성화(DEV_OE) 활성화 옵션이 비활성화되어 있고 I/O 핀으로 사용되지 않을 때 DEV_OE 핀을 GND에 연결할 것을 권장합니다.
이러한 변경은 혼동을 피하기 위해 DEV_CLRn 핀과 DEV_OE 핀에 대한 핀 연결 지침을 단순화하기 위해 수행되었습니다.
그러나 DEV_CLRn 핀과 DEV_OE 핀을 VCCIO에 연결하거나, 디바이스 전체 재설정 사용(DEV_CLRn) 옵션, 디바이스 전체 출력 사용(DEV_OE) 사용 옵션이 비활성화되어 있고 사용자 I/O 핀으로 사용되지 않는 한 이러한 핀을 연결하지 않은 상태로 둘 수도 있습니다. DEV_CLRn 핀과 DEV_OE 핀을 연결하지 않은 상태로 두는 경우 풀업이 약한 3중 상태를 입력하도록 이 핀을 설정하는 것이 좋습니다.
해결 방법
인텔® MAX® 10 FPGA 장치 제품군 핀 연결 지침 문서를 참조하십시오.