문서 ID: 000074946 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-06-19

에뮬레이트된 TDP 듀얼 클럭 모드 매개변수가 활성화된 RAM: 2포트 인텔® FPGA IP를 인스턴스화할 때 FPGA리소스 사용률이 예상보다 높은 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • RAM 2-포트 인텔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    에뮬레이트된 TDP 듀얼 클럭 모드 매개변수가 활성화된 RAM: 2포트 인텔® FPGA IP 인텔® Quartus® Prime 소프트웨어에서 인스턴스화되면 인텔® Stratix® 10 디바이스를 대상으로 할 때 예상보다 높은 FPGA 리소스 사용률을 볼 수 있습니다. 이는 RAM: 2포트 인텔® FPGA IP에 의해 구현된 추가 FIFO로 인해 발생합니다.

    해결 방법

    이 문제를 해결하려면 다음과 같이 하십시오.

    1. 계층 구조를 탐색하고 fifo_wrapper_in 인스턴스를 찾습니다.
    2. dcfifo_component 인스턴스를 발견할 때까지 계층 구조를 계속 진행합니다.
    3. LPM_NUMWORDS 및 LPM_WIDTHU 매개 변수의 값을 줄입니다. LPM_NUMWORDS에 할당된 값은 2^LPM_WIDTHU 방정식을 따라야 합니다. FIFO 깊이가 설계의 데이터 속도를 지원하기에 적절한지 확인하십시오.

    예를 들면 다음과 같습니다.

    dcfifo_component.lpm_numwords = 16

    dcfifo_component.lpm_widthu = 4

    1. fifo_wrapper_out 인스턴스에 대해 1-3단계를 반복합니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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