문서 ID: 000074977 콘텐츠 형태: 문제 해결 마지막 검토일: 2016-07-04

DisplayPort HBR TX 네이티브 PHY 프리셋이 설계 예와 정렬되지 않음

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    HBR 데이터 속도에 대한 DisplayPort TX 기본 PHY 사전 설정이 DisplayPort 디자인 예제 설정. Native PHY 사전 설정은 TX 로컬을 구성합니다 클럭 분할 계수를 2로 설정하되, 설계 예시 설정에서는 예상 클럭 나눗셈 계수는 1입니다. 이 문제로 인해 DisplayPort가 직렬 데이터를 전송합니다 잘못된 클럭 속도에서.

    해결 방법

    이 문제를 해결 하려면 네이티브 PHY TX 로컬 클럭 분할 인수를 변경 합니다 2에서 1까지.

    이 문제는 DisplayPort IP 코어 버전 15.1 업데이트 2에서 해결되었습니다.

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