문서 ID: 000075004 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-01-31

Cyclone® V SoC 장치에서 JIC 프로그래밍 중에 일부 GPIO 핀이 로우로 구동되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Lite Edition
  • 인텔® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® Prime 소프트웨어의 공장 기본 SFL 이미지 문제로 인해 Cyclone® V SoC 장치의 다음 변형에서 JTAG 간접 구성 파일(.jic)을 사용하여 직렬 구성 장치를 프로그래밍할 때 일부 범용 I/O(GPIO) 핀이 부족합니다.

    • Cyclone V SE - 회원 코드 A5, 패키지 F896(31mm)
    • Cyclone V SX - 멤버 코드 C5, 패키지 F896(31mm)
    • Cyclone V ST - 회원 코드 D5, 패키지 F896(31mm)
    해결 방법

    이 문제를 해결하려면 다음 단계를 수행하여 영향을 받는 장치의 원래 출하 시 기본 SFL 이미지를 수정된 이미지로 바꿉니다.

    1. 다음 파일을 다운로드하여 압축을 풉니다. 수정된 기본 SFL 이미지인 sfl_enhanced_01_02d120dd.sof를 찾을 수 있습니다.
    2. 공장 출하 시 기본 SFL 이미지 위치 디렉토리를 엽니다.
      • Quartus® Prime 소프트웨어: <설치 디렉토리>/quartus/common/devinfo/programmer
      • 독립형 Quartus® Prime 소프트웨어 프로그래머: <설치 디렉토리>/qprogrammer/common/devinfo/programmer
    3. 디렉토리에서 sfl_enhanced_01_02d120dd.sof를 찾아 수정된 SFL 이미지로 바꿉니다.

    이 문제는 Quartus® Prime Pro Edition 소프트웨어 버전 19.1 이후 수정되었습니다. 그러나 Quartus® Prime Standard Edition 소프트웨어는 여전히 이 문제의 영향을 받습니다. Quartus® Prime Standard Edition을 사용하는 경우 위의 해결 방법을 사용하거나 Quartus® Prime Pro Edition 프로그래머 도구 버전 19.1 이상을 대신 사용하십시오. Quartus® Prime Standard Edition 소프트웨어는 향후 버전에서 개선될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    Cyclone® V SE SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.