문서 ID: 000075010 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-02-14

동적 재구성이 활성화되었을 때 인텔® Arria®10 FPGAs의 IOPLL이 잘못된 출력 클럭으로 전원이 켜지는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • IOPLL 재구성 인텔® FPGA IP
  • IOPLL 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    경우에 따라 전원 공급 시 경쟁 조건으로 인해 인텔® Arria® 10 디바이스의 IOPLL이 잘못된 출력 클럭 주파수 또는 잘못된 듀티 사이클로 시작되거나 동적 재구성이 활성화된 경우 잠금을 달성하지 못할 수 있습니다.

    해결 방법

    이 문제를 해결하려면 다른 IOPLL 재구성 인텔 FPGA IP의 출력 포트 'outclk'에서 IOPLL 재구성 인텔® FPGA IP 코어의 입력 포트 'mgmt_clk'를 구동하고 mgmt_reset 이 클럭과 동기화합니다. 이렇게 하면 IOPLL 재구성 인텔 FPGA IP 코어에 대한 클럭이 전원을 켤 때 전환되지 않으며 IOPLL이 올바른 매개 변수로 전원을 켤 수 있습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Arria® 10 FPGA 및 SoC FPGA

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