인텔® Stratix® 10 FPGA 고속 LVDS I/O 인터페이스를 다른 데이터 속도 또는 위상 변이로 설정할 수 있지만, 이는 LVDS SERDES 인텔® FPGA IP 코어 매개변수 편집기에서 외부 PLL 사용 옵션이 선택된 경우에만 가능합니다. 이 옵션을 선택하지 않으면 올바른 리셋 및 초기화 시퀀스를 따르더라도 데이터 속도 또는 위상 편이를 변경하면 DPA(Dynamic Phase Alignment) 회로가 잠기지 않을 수 있습니다.
외부 PLL 모드 사용에 대한 자세한 내용은 인텔® Stratix® 10 고속 LVDS I/O 사용 설명서, 섹션 3.1.7을 참조하십시오.
재설정 및 초기화 시퀀스에 대한 자세한 내용은 인텔® Stratix® 10 고속 LVDS I/O 사용자 가이드, 섹션 4.2.2를 참조하십시오.