문서 ID: 000075124 콘텐츠 형태: 오류 메시지 마지막 검토일: 2012-12-21

오류(175001): 분할 PLL을 배치할 수 없습니다. <pll name=""></pll>

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어에서 위의 오류 메시지를 확장할 때 Stratix® V, Arria® V 및 Cyclone® V 장치를 대상으로 할 때 다음과 같은 오류 메시지가 표시될 수 있습니다.

    오류(177020): PLL 참조 클록 입력 핀<핀 이름>이 부분 PLL<PLL 이름)에 연결할 수 있는 전용 입력 핀에 배치되지 않았습니다>

    이 오류 메시지 쌍은 CLKn 핀을 사용하여 분할 PLL을 직접 공급하려고 할 때 생성됩니다.

    해결 방법

    아래 예와 같이 CLKn 핀과 PLL의 입력 포트 사이에 클럭 제어 블록(ALTCLKCTRL 메가 함수)을 배치합니다.

    예제:

    Figure 1

    관련 자료

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    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V SX SoC FPGA
    Arria® V GT FPGA
    Cyclone® V GT FPGA

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    1

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