문서 ID: 000075148 콘텐츠 형태: 문제 해결 마지막 검토일: 2016-10-31

Arria V, Arria V GZ, Cyclone V 및 Stratix V PCI Express 사용자 가이드에 트랜잭션 계층 구성 공간 신호에 대한 잘못된 타이밍이 표시됨

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    Arria V, Arria V GZ, Cyclone V 및 Stratix V PCI Express 사용 설명서 Avalon-ST 및 Avalon-MM 인터페이스에 트랜잭션에 대한 잘못된 타이밍 다이어그램이 표시됨 레이어 구성 공간 신호 (tl_cfg*). Tthe 구성 공간 레지스터 액세스 타이밍 표시 tl_cfg_add 그리고 tl_cfg_ctl 매 사이클을 업데이트합니다. 그러나 매개변수화에 따라 이러한 신호는 실제로 모든 4개 또는 8개 클록 주기. 또한 이 인터페이스는 다중 순환 경로입니다. 선택한 매개 변수에 따라 중간에 이 인터페이스를 샘플링해야 합니다 적절한 작동을 보장하기 위해 4 사이클 또는 8 사이클 창.

    해결 방법

    이 문제는 이러한 사용 설명서의 2016년 10월 31일 버전에서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® 프로그래밍 가능 장치

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.