문서 ID: 000075161 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-09-02

Stratix V, Arria V 및 Cyclone V 트랜시버 디바이스에서 삼중 표준 프로토콜을 구현할 때 단일 Tx PLL을 공유하는 여러 SDI IP 인스턴스를 병합할 수 없는 이유는 무엇입니까?

환경

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Triple Standard 모드의 SDI IP는 PLL 재구성을 구현하여 Stratix®V, Arria®V, Cyclone®V 트랜시버 장치에서 데이터 전송 속도를 전환합니다. 둘 이상의 IP 인스턴스가 단일 트랜시버 Tx PLL을 공유하는 경우 XCVR_TX_PLL_RECONFIG_GROUP .qsf 할당이 필요합니다. 이 할당에 대한 자세한 내용은 트랜시버 PHY IP 사용 설명서의 'PLL 재구성' 섹션에 설명되어 있습니다.

    http://www.altera.com/literature/ug/xcvr_user_guide.pdf

    해결 방법

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 10 제품

    Stratix® V GX FPGA
    Cyclone® V SX SoC FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Cyclone® V GT FPGA
    Arria® V SX SoC FPGA
    Arria® V GZ FPGA
    Arria® V GX FPGA
    Stratix® V FPGA

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    보증 제외

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