문서 ID: 000075180 콘텐츠 형태: 문제 해결 마지막 검토일: 2011-09-23

최종 타이밍 모델 변경: Stratix III DDR 입력 기능 장애

환경

    인텔® Quartus® II 구독 에디션
BUILT IN - ARTICLE INTRO SECOND COMPONENT

중요 문제

설명

Stratix III DDR 입력 레지스터가 에지 정렬을 캡처하지 못함 TimeQuest 타이밍 분석기가 양수를 표시하는 동안 데이터를 올바르게 입력하십시오. 코너 시계 핀과 코너 PLL을 사용할 때 느슨해집니다. 결승전 Stratix III 장치의 타이밍 모델은 코너 클럭 핀에서 코너 PLL까지의 경로 지연.

해결 방법

영향을 받는 Stratix에서 영향을 받는 경로를 활용하는 설계 III 파트는 TimeQuest 타이밍 분석기를 다시 실행해야 합니다. 새로운 타이밍의 경우 위반이 발생하면 Fitter를 다시 실행해야 합니다.

이 문제는 Quartus II 소프트웨어 버전 10.0에서 해결되었습니다 SP1입니다.

관련 제품

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Stratix® III FPGA

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