문서 ID: 000075231 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-09-11

기본(PMA-Direct) 모드로 구성된 Stratix IV GX 또는 Stratix IV GT 설계가 Stratix IV 핸드북, stratix_iv_gx_ki stratix_iv_gt_ki에서 왼쪽/오른쪽 PLL이 implemented.as 권장되더라도 타이밍을 충족하지 못하는 이유는 무엇입니까?

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Stratix IV 핸드북 2권의 "Stratix IV 클럭킹" 장의 "기본(PMA Direct) 모드의 왼쪽/오른쪽 PLL 요구 사항" 섹션에서는 일부 데이터 속도 이상의 기본(PMA-Direct) 구성을 위한 FPGA 패브릭과 송신기 PMA 인터페이스 간의 타이밍을 충족하기 위해 왼쪽/오른쪽 PLL을 사용해야 한다고 지정합니다. 이러한 왼쪽/오른쪽 PLL은 타이밍을 맞추기 위해 장치의 같은 쪽에 배치해야 합니다.

Quartus® II 소프트웨어 버전 9.0은 이러한 왼쪽/오른쪽 PLL을 장치의 다른 쪽에 잘못 배치할 수 있습니다.

Quartus II 소프트웨어가 왼쪽/오른쪽 PLL을 동일한 쪽에 배치하도록 하려면 다음 두 가지 옵션 중 하나를 사용하십시오.

  • 위치 할당으로 왼쪽/오른쪽 PLL 지정
    1. 할당 편집기에서 PLL 출력 클럭을 찾습니다.
      1. Assignments(할당) 메뉴에서 Assignment Editor(할당 편집기)를 클릭하여 Assignment Editor(할당 편집기)를 엽니다
      2. 범주 창에서 PLL을 클릭합니다.
      3. 열의 빈 필드를 두 번 클릭하고 오른쪽에 있는 화살표를 클릭하여 노드 찾기를 선택합니다.
      4. 특정 ALTPLL 인스턴스에 대한 PLL 출력 클럭을 찾아 선택합니다.
      5. 확인을 클릭하여 노드 파인더를 닫습니다. 이제 PLL 출력 클럭 신호 이름이 열에 채워집니다.
    2. 위치 열을 두 번 클릭하고 특정 PLL을 선택하여 특정 물리 PLL #을 PLL 출력 클럭에 할당합니다. 트랜시버 채널과 같은 장치 쪽에서 PLL을 선택해야 합니다. 예를 들어, 연관된 트랜시버 채널이 GXBR0, GXBR1, GXBR2 또는 GXBR3인 경우 오른쪽 PLL(예: PLL_R4)을 선택합니다.
  • "edge" 할당으로 왼쪽/오른쪽 PLL 지정
    1. 할당 편집기에서 왼쪽/오른쪽 PLL 출력 클럭을 찾습니다.
      1. Assignments(할당) 메뉴에서 Assignment Editor(할당 편집기)를 클릭하여 Assignment Editor(할당 편집기)를 엽니다.
      2. Category(범주) 창에서 Edge를 클릭합니다
      3. 받는 사람 열의 빈 필드를 두 번 클릭하고 오른쪽에 있는 화살표를 클릭하여 노드 찾기를 선택합니다.
      4. 특정 ALTPLL 인스턴스에 대한 PLL 출력 클럭을 찾아 선택합니다
      5. 확인을 클릭하여 노드 파인더를 닫습니다. 이제 PLL 출력 클럭 신호 이름이 열에 채워져야 합니다.
    2. 위치(Location) 열을 두 번 클릭하고 특정 Edge를 선택하여 PLL 출력 클럭에 특정 Edge를 할당합니다. 관련 트랜시버 채널이 장치 왼쪽에 있는 경우 EDGE_LEFT 옵션을 선택하고, 연결된 트랜시버 채널이 장치 오른쪽에 있는 경우 EDGE_RIGHT 옵션을 선택합니다.

검증을 위해 피팅 프로세스가 완료된 후 Quartus II 칩 플래너를 사용하여 ALTPLL 인스턴스의 물리적 위치를 찾고 확인할 수 있습니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 3 제품

Stratix® IV GX FPGA
Stratix® IV GT FPGA
Stratix® IV FPGA

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