문서 ID: 000075245 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-02-10

내 Cadence NCSIM Arria® V FPGA PCIe 시뮬레이션이 L0에서 멈추고 시간 초과가 완료되지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • PCI Express* 인텔® FPGA IP용 Avalon-MM Arria® V 하드 IP
  • PCI Express* 인텔® FPGA IP용 Avalon-MM Arria® V GZ 하드 IP
  • PCI Express*용 V-시리즈 Avalon-MM DMA
  • PCI Express* 인텔® FPGA IP용 Arria® V 하드 IP
  • PCI Express* 인텔® FPGA IP용 Arria® V GZ 하드 IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 13.0SP1에서 Cadence NCSim을 사용하여 PCI Express용 Arria® V FPGA 하드 IP를 시뮬레이션할 때 발생하는 문제로 인해 시뮬레이션 모델을 업데이트해야 합니다.

    해결 방법

    업데이트된 파일은 NewArriaVModelFiles.zip 에서 찾을 수 있으며 다음 위치의 기존 파일을 대체합니다.

    <Quartus 버전>\Quartus\eda\sim_lib\cadence

    이 문제는 Quartus® II 소프트웨어 버전 14.0부터 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 5 제품

    Arria® V GT FPGA
    Arria® V GX FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Arria® V ST SoC FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.