문서 ID: 000075260 콘텐츠 형태: 문제 해결 마지막 검토일: 2013-06-30

지연 체인 값에 올바르게 주석이 추가되지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® II 소프트웨어 버전 12.1 이상의 문제로 인해 지연 체인 설정의 백 주석이 올바르게 작동하지 않습니다. 이 문제는 Stratix®V, Arria®V, Cyclone®V 장치를 대상으로 하는 설계에 영향을 미칩니다.

    해결 방법

    이 문제를 해결하려면 아래와 같은 Tcl 스크립트를 사용하여 지연 체인 설정에 다시 주석을 답니다. 이 Tcl 스크립트는 D5 지연 체인 설정을 예로 사용합니다.

    load_package chip_planner
    project_open <project_reversion_name>
    read_netlist
    set nodes [get_nodes -type io]

    foreach_in_collection node {
    set name [get_node_info -info name -node ]
    set d5 [get_node_info -info "D5 Delay Chain" -node ]

    if { != 0 } {
    set_instance_assignment -name T9_DELAY -to
    }
    }
    project_close

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 15 제품

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA

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