중요 문제
설명
이 문제는 DDR2 및 DDR3 제품에 영향을 미칩니다.
하드 메모리 컨트롤러를 사용하는 DDR2 및 DDR3 설계 Arria V 또는 Cyclone V 장치는 타이밍을 닫지 않을 수 있습니다.
해결 방법
이 문제에 대한 가능한 해결 방법은 다음과 같습니다.
해결 방법 1:
UniPHY SDC 파일(submodules/<core_name>_p0.sdc)에 다음 잘못된 경로를 추가합니다.
set_false_path -from *|*c0|hmc_inst~FF_* -to *p0|*umemphy|*lfifo~LFIFO_IN_READ_EN_DFF
set_false_path -from *|*p0|*umemphy|hphy_inst~FF_* -to *p0|*umemphy|*vfifo~INC_WR_PTR_DFF
set_false_path -from *|*c0|hmc_inst~FF_* -to *p0|*umemphy|*vfifo~QVLD_IN_DFF
set_false_path -from *|*p0|*umemphy|hphy_inst~FF_* -to *p0|*umemphy|*altdq_dqs2_inst|phase_align_os~DFF*
위의 경로는 올바르게 작동하는 하드 전송입니다. 이러한 경로를 차단하면 잘못된 지연 모델을 피할 수 있습니다.
해결 방법 2:
시퀀서 클럭 도메인 주파수()를 줄이려면,clock_pll_avl_clk
core_name>_p0_parameters.tcl 열기 submodules/<
텍스트 편집기와 의 가장 중요한 자릿수를 ::GLOBAL_dut_if0_p0_pll_div(5)하나 늘립니다.
예를 들어 다음을 변경합니다.
set ::GLOBAL_dut_if0_p0_pll_mult(5) 5333333�
set ::GLOBAL_dut_if0_p0_pll_div(5) 6000000�
다음을 수행합니다.
set ::GLOBAL_dut_if0_p0_pll_mult(5) 5333333�
set ::GLOBAL_dut_if0_p0_pll_div(5) 7000000�
텍스트 편집기에서 submodules/<core_name>_pll0.sv 를 열고 앞의 값과 일치하도록 PLL_NIOS_CLK_FREQ_STR 값을 변경합니다 단계.
예를 들어 다음을 변경합니다.
parameter PLL_NIOS_CLK_FREQ_STR = "88.888883 MHz";�
다음을 수행합니다.
parameter PLL_NIOS_CLK_FREQ_STR = "76.190476 MHz";�
이 문제는 향후 버전에서 수정될 예정입니다.