문서 ID: 000075372 콘텐츠 형태: 문제 해결 마지막 검토일: 2023-11-07

짧은 대기 시간 40Gbps 이더넷 인텔® Stratix® 10 IP 코어를 시뮬레이션할 때 재설정 중에 waitrequest 신호가 어설션되지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 저지연 40G 이더넷 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    인텔® Quartus® Prime 소프트웨어 릴리스 17.1의 문제로 인해 시뮬레이션에서 재설정이 어설션되는 동안에도 waitrequest 신호가 어설션 해제(낮음)된 상태로 유지되는 것을 볼 수 있습니다. 이는 Avalon® 메모리 매핑 인터페이스 사양을 위반하며 일부 테스트벤치에서 오류가 발생할 수 있지만 기능적인 문제는 아닙니다.

    해결 방법

    이 문제를 해결하려면 이 동작을 무시하고 테스트벤치 오류를 무시하거나 경고로 다운그레이드할 수 있습니다.

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 18.0부터 해결되었습니다

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.