중요 문제
최적화 문제로 인해 1G/2.5G/10G Arria® 10 저지연 이더넷 MAC 예제 설계를 사용할 때 소프트 PCS에서 10G 하드 PCS로의 전송 간에 설정 타이밍 오류가 나타날 수 있습니다.
이 설정 타이밍 오류를 해결하려면 소프트 PCS에서 8G 하드 PCS로의 전송 보류 시간을 과소 제한하여 아래 제약 조건을 사용하여 설정 타이밍 클로저를 용이하게 합니다.
if {![ string equal "quartus_sta" $::TimeQuestInfo(nameofexecutable)] } {
set_min_delay -from [get_keepers *|alt_mge16_phy_xcvr_term:*|tx_parallel_data_a10*] -to [get_keepers *|twentynm_pcs*:*|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs~tx_clk2_by2_1.reg] -0.2ns
}
이 문제는 인텔® Quartus® Prime Edition 소프트웨어의 향후 버전에서 수정될 예정이 없습니다.