문서 ID: 000075379 콘텐츠 형태: 문제 해결 마지막 검토일: 2017-12-05

인텔® Arria®10 저지연 10G MAC 1G/2.5G/10G(사전 설정) 예제 디자인에서 타이밍 실패를 표시하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 저지연 이더넷 10G MAC 인텔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    최적화 문제로 인해 1G/2.5G/10G Arria® 10 저지연 이더넷 MAC 예제 설계를 사용할 때 소프트 PCS에서 10G 하드 PCS로의 전송 간에 설정 타이밍 오류가 나타날 수 있습니다.

    해결 방법

    이 설정 타이밍 오류를 해결하려면 소프트 PCS에서 8G 하드 PCS로의 전송 보류 시간을 과소 제한하여 아래 제약 조건을 사용하여 설정 타이밍 클로저를 용이하게 합니다.

    if {![ string equal "quartus_sta" $::TimeQuestInfo(nameofexecutable)] } {
    set_min_delay -from [get_keepers *|alt_mge16_phy_xcvr_term:*|tx_parallel_data_a10*] -to [get_keepers *|twentynm_pcs*:*|gen_twentynm_hssi_8g_tx_pcs.inst_twentynm_hssi_8g_tx_pcs~tx_clk2_by2_1.reg] -0.2ns
    }

    이 문제는 인텔® Quartus® Prime Edition 소프트웨어의 향후 버전에서 수정될 예정이 없습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Arria® 10 FPGA 및 SoC FPGA

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