"Enable Control and Status Registers" 트랜시버 옵션이 활성화된 경우 JESD204B IP 코어 시뮬레이션이 실패하는 이유는 무엇입니까?

JESD204B 인텔® FPGA IP에서 Enable Control and Status Registers 트랜시버 옵션을 활성화하면 트랜시버가 재설정 시 고정되므로 지적 재산권(IP) 코어 시뮬레이션이 실패합니다. 시뮬레이션에서 tx_serial_data/rx_serial_data 신호 또는 xcvr_rst_tx_ready/xcvr_rst_rx_ready 신호가 0에 고정되어 있는 것을 관찰할 수 있습니다.

이 문제는 인텔® Quartus® Prime Standard 및 Pro Edition 소프트웨어 버전 17.0 이하에서 인텔® Arria® 10 및 인텔® Stratix® 10 장치에 대해 생성된 JESD204B 인텔 FPGA IP 영향을 줍니다.

이 문제를 해결하려면 reconfig_clk 포트에 100MHz - 125MHz 클럭을 공급하고 reconfig_reset 포트에 재설정 시퀀스를 정의합니다.

또는 트랜시버 재구성 옵션을 끕니다. IP 코어 테스트벤치는 트랜시버 재구성 인터페이스에서 어떠한 작업도 수행하지 않습니다.

이 문제는 인텔 Quartus Prime 소프트웨어 버전 17.0.1부터 해결됩니다.