문서 ID: 000075392 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-05-24

재초기화 후 JESD204B IP가 잘못된 Lane Deskew Error(레인 기울기 보정 오류)를 표시하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • JESD204B 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime 및 Prime Pro 소프트웨어 버전 17.1.1 이하의 문제로 인해 인텔 Cyclone® V, Arria® V, Stratix® V, Cyclone 10 GX, Arria 10 또는 Stratix 10 장치에 대해 생성된 JESD204B IP가 재초기화 후 잘못된 레인 기울기 보정 오류(RX 오류 상태 0의 비트 4)를 표시할 수 있습니다. 이로 인해 잘못된 오류가 발생합니다.

    해결 방법

    이 문제를 해결하려면 아래 단계에 따라 다시 초기화한 후 csr_lane_deskew_err 인터럽트 비트를 지웁니다.

    1. deskew 오류로 인한 무한 재 초기화를 피하기 위해 항상 rx_err_reinit_en 비트 왜곡 보정 오류를 비활성화하십시오.

    2. 다시 초기화 후 발생하는 deskew 오류는 잘못 플래그가 지정되므로 무시합니다.

    3. JESD204B 인텔 FPGA IP 사용 설명서의 "프로그래밍 가능한 RBD 오프셋" 섹션에 있는 단계에 따라 재설정 후 발생하는 실제 기울기 보정 오류를 지웁니다(다시 초기화 후 기울기 보정 오류가 아님).

    현재 이 문제를 해결할 계획은 JESD204B 인텔 FPGA IP 없습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 10 제품

    Cyclone® V GX FPGA
    Cyclone® V GT FPGA
    Stratix® V GS FPGA
    인텔® Arria® 10 FPGA 및 SoC FPGA
    Arria® V FPGA 및 SoC FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V SX SoC FPGA
    인텔® Stratix® 10 FPGA 및 SoC FPGA
    인텔® Cyclone® 10 GX FPGA

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