저지연 이더넷 10G MAC의 동적 생성 다중 속도 예제 설계가 Stratix 10 장치에 대한 컴파일에 실패하는 이유는 무엇입니까?

인텔® Quartus® Prime 버전 17.1의 문제로 인해 저지연 이더넷 10G MAC 예제 설계 GUI에서 "아날로그 전압" 설정이 1_1V로 변경되면 저지연 이더넷 10G MAC의 동적으로 생성된 다중 속도 예제 설계가 컴파일에 실패합니다.

다음은 영향을 받는 다중 속도 예시 설계 변형입니다.

1. 10G USXGMII 이더넷 예제 디자인(인텔® Stratix® 10)
2. 10M/100M/1G/2.5G/10G 이더넷 예제 디자인(Stratix 10)
3. 1588 예제 디자인의 1G/2.5G 이더넷(Stratix 10)
4. 1G/2.5G/10G 이더넷(1588 예제 디자인)(Stratix 10)

이 문제를 해결하려면 생성된 다중 속도 예제 설계 프로젝트에서 다음 IP의 IP 매개변수 편집기를 시작하고 "트랜시버에 대한 VCCR_GXB 및 VCCT_GXB 지원 전압"에 대한 설정을 1_1V로 수동으로 변경합니다.

1. Stratix 10 L-타일/H-타일 트랜시버 fPLL(<project_directory>\rtl\pll_fpll에 있는 .ip 파일을 열고 설정을 변경)
2. Stratix 10 L-Tile/H-Tile 트랜시버 ATX PLL(<project_directory>\rtl\pll_atxpll에 있는 .ip 파일을 열고 설정을 변경)
3. 1G/2.5G/5G/10G 다중 속도 이더넷 PHY(<project_directory>\rtl\phy에 있는 .ip 파일을 열고 설정을 변경)

이 문제는 Quartus Prime 버전 17.1.1에서 해결되었습니다.