문서 ID: 000075401 콘텐츠 형태: 오류 메시지 마지막 검토일: 2017-09-19

오류(19300): DSP WYSIWYG 기본 "dafloater_i|s10fpdsp_block_0|sp_mult"에 "없음"으로 설정되지 않은 시계 설정 "adder_input_clock"이 있습니다.

환경

  • 인텔® Quartus® Prime Pro Edition
  • DSP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® Prime Pro 소프트웨어 버전 17.1 Stratix 10 ES 에디션의 Stratix® 10 네이티브 부동 소수점 DSP IP 문제로 인해 곱셈 모드를 사용하는 경우 컴파일 중에 위의 오류가 발생할 수 있습니다.

    해결 방법

    <ip_file_name>_altera_s10fpdsp_block_160_mdhrmmi.sv에서 다음과 같이 변경합니다.

    보낸 사람

    .adder_input_clock("0") //(28행)

    받는 사람

    .adder_input_clock("없음")

    이 문제는 Quartus Prime Pro v17.1 릴리스 소프트웨어부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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