문서 ID: 000075406 콘텐츠 형태: 문제 해결 마지막 검토일: 2017-10-31

LVDS 외부 PLL 모드에 IOPLL IP를 사용할 때 중복 lvds_clk 및 로드 출력 포트가 표시되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • PLL
  • IOPLL 인텔® FPGA IP
  • LVDS SERDES 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime 소프트웨어 버전 17.1의 문제로 인해 외부 PLL LVDS 모드용 IOPLL IP를 생성하면 두 개의 lvds_clk 및 로드 출력 포트가 생성됩니다.

    LVDS_CLK/LOADEN0 활성화 옵션이 켜져 있으면 RTL에 5개의 출력 포트가 잘못 포함됩니다.

    해결 방법

    이 문제는 인텔® Quartus® Prime Pro/Standard Edition 소프트웨어 버전 19.3부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    인텔® Stratix® 10 GX FPGA
    인텔® Stratix® 10 SX SoC FPGA

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