문서 ID: 000075414 콘텐츠 형태: 문제 해결 마지막 검토일: 2017-06-16

인텔® Stratix® 10 FPGA 하드웨어에서 단일 레인 SerialLite III IP 코어 구현을 실행할 때 전송 오류가 표시되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 직렬 Lite III 스트리밍 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    버스트 간 필수 유휴 주기 매개변수 값이 2로 설정된 경우 하드웨어의 인텔® Stratix® 10 FPGA에서 단일 레인 SerialLite III IP 코어 구현을 실행할 때 전송 오류가 표시될 수 있습니다.

    해결 방법

    이 문제를 해결하려면 버스트 값 사이에 필요한 유휴 주기를 1로 변경합니다. 재생성 및 재컴파일.

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어의 다음 전체 프로덕션 릴리스에서 수정될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    인텔® Stratix® 10 SX SoC FPGA
    인텔® Stratix® 10 FPGA 및 SoC FPGA
    인텔® Stratix® 10 GX FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.