문서 ID: 000075429 콘텐츠 형태: 오류 메시지 마지막 검토일: 2013-05-20

오류(261003): 설정된 JTAG 통신을 계속할 수 없습니다. 통신 케이블 및 장치 다시 연결

환경

    인텔® Quartus® II 구독 에디션
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Quartus® II 소프트웨어 12.1 SP1 이하의 문제로 인해 SignalTap™ II 로직 분석기를 실행할 때 이 오류가 발생할 수 있습니다. 이 문제는 JTAG TDO 경로의 잘못된 최적화로 인해 발생합니다. 이 문제는 Stratix®V, Arria®V, Cyclone®V 장치를 대상으로 하는 설계에 영향을 미칩니다.

해결 방법

이 문제를 방지하려면 JTAG TDO 경로를 적절하게 제한하고 디자인을 다시 컴파일하십시오. JTAG TDO 경로를 올바르게 제한하려면 Synopsys Design Constraints(.sdc) 파일에 다음 제약 조건을 추가합니다.

if { [string equal quartus_fit $::TimeQuestInfo(nameofexecutable)] }
{ set_max_delay -to [get_ports { altera_reserved_tdo } ] 0 }

이 문제는 해결되었으며 Quartus II 소프트웨어 버전 13.0부터 경로가 적절하게 제한됩니다.

관련 자료

관련 제품

이 문서는 다음 항목에 적용됩니다. 15 제품

Arria® V GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA
Arria® V GX FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA

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