문서 ID: 000075432 콘텐츠 형태: 문제 해결 마지막 검토일: 2021-07-30

F-Tile 이더넷 인텔® FPGA Hard IP 디자인 예제 40GE-4 변형이 시스템 PLL 주파수가 805.664062MHz 이상인 시뮬레이션을 통과하지 못하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 이더넷
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 21.2의 문제로 인해 F-Tile 이더넷 인텔® FPGA Hard IP 디자인 예제 40GE-4 변형은 주파수가 805.664062MHz 이상인 시스템 PLL을 사용할 때 시뮬레이션을 통과하지 못합니다.

    해결 방법

    이 문제를 해결하려면 805.664062MH z의 시스템 PLL 주파수를 선택하십시오.

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 21.3부터 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ I-시리즈 FPGAs 및 SoC FPGAs

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