설명
Quartus II 소프트웨어 버전 6.1 - 7.1 SP1에서 소스 동기 보상을 사용할 때 Quartus® II 소프트웨어는 보상된 데이터 경로 비트에 대한 IOE 입력-레지스터 지연을 자동으로 "0"으로 설정합니다. 그러나 데이터 버스의 나머지 비트에 대한 IOE 입력-레지스터 지연의 기본 설정은 최대 설정입니다. 따라서, 보상된 비트는 버스의 나머지와 상이한 타이밍 지연을 갖는다.
이 문제의 영향을 받는지 확인하려면 컴파일 보고서에서 지연 설정을 확인합니다. Fitter의 Resource 섹션에서 Delay Chain Summary를 엽니다. 버스의 각 비트에 대한 지연이 "0"으로 설정되어 있는지 확인합니다. 지연 설정이 0이 아닌 경우 할당 편집기를 사용하여 소스 동기 보상 모드에서 PLL에 의해 클록되는 모든 영향을 받는 버스 비트에 대해 " 핀에서 입력 레지스터까지의 입력 지연 "을 "0"으로 설정합니다.
이 문제는 Quartus II 소프트웨어 버전 7.2부터 해결되었습니다. PLL 소스 동기 보상은 PLL의 보상 출력에 의해 공급되는 모든 입력에 적용되며 입력-레지스터 지연 설정을 변경할 필요가 없습니다.