문서 ID: 000075466 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-10-30

다중 입력 인텔® CIC IP 코어의 out_channel 순서가 잘못된 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • CIC 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    출력 블록의 지연 시간에 대한 인텔® CIC IP 코어 계산 오류로 인해 out_channel과 out_data 관계가 하나씩 어긋납니다. 예를 들어, CIC 필터에 10개의 입력값이 있는 경우 out_data는 채널 0에 대한 데이터를 제공하고 out_channel는 채널 9를 나타냅니다. 이 채널 정렬 오류는 시뮬레이션과 합성 설계 모두에 존재합니다.

    해결 방법

    이 문제를 해결하려면 out_data 후 레지스터 단계를 하나 더 추가하십시오. 이 단계는 RTL에 추가할 수 있습니다. 이 추가 레지스터 단계는 out_channel 대 out_data 관계를 수정합니다.

    이 문제는 인텔® Quartus® Prime 소프트웨어의 향후 릴리스에서 수정될 예정입니다.

    관련 제품

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    인텔® 프로그래밍 가능 장치

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