문서 ID: 000075497 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-10-23

인텔® Stratix® 10 저지연 40G 이더넷 설계 예제 내에서 트랜시버 PMA 및 PCS 레지스터에 액세스할 때 잘못된 값을 쓰고 다시 읽는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • Arria® 10 및 Stratix® V용 저지연 40G 이더넷 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime 소프트웨어 버전 18.1의 문제로 인해 인텔® Stratix® 10 저지연 40G 이더넷 설계 예 내의 트랜시버 PMA 및 PCS 레지스터에 대한 쓰기는 적용되지 않습니다. 또한 인텔 Stratix 10 저지연 40G 이더넷 설계 예제 내의 트랜시버 PMA 및 PCS 레지스터에서 읽으면 잘못된 값이 반환됩니다.

    해결 방법

    이 문제는 인텔 Quartus Prime 소프트웨어 버전 18.1.1에서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    인텔® Stratix® 10 GX FPGA
    인텔® Stratix® 10 MX FPGA
    인텔® Stratix® 10 SX SoC FPGA
    인텔® Stratix® 10 FPGA 및 SoC FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.