설명
JESD204B 인텔® FPGA IP에서 Avalon® 메모리 매핑 레지스터 인터페이스를 사용하는 경우, lane_ctrl_<n> 레지스터(0x4 - 0x20)의 bit[0]을 통해 극성 반전을 활성화할 수 있으며, 여기서 <n>은 목표 레인 번호를 나타냅니다.
JESD204B 주소 맵 및 레지스터 정의에 대해서는 다음 링크를 참조하십시오.
- 텍사스: https://www.intel.com/content/www/us/en/programmable/support/literature/ug/altera_jesd204_tx_regmap.html
- 수신: https://www.intel.com/content/www/us/en/programmable/support/literature/ug/altera_jesd204_rx_regmap.html
- 레지스터 인터페이스를 사용하지 않는 설계의 경우 해결 방법 섹션의 지침에 따라 JESD204B 인텔® FPGA IP에서 레인별로 극성 반전을 활성화합니다.
해결 방법
JESD204B 인텔® FPGA IP 코어 레지스터 액세스를 사용할 수 없는 경우 다음 해결 방법 순서를 수행하여 극성 반전을 켭니다.
- 디렉토리를 <IP 코어 이름>/altera_jesd204_phy_<acds_version>/<sim 또는 synth>/로 변경합니다.
- 텍스트 편집기로 <IP 코어 이름>_altera_jesd204_phy_<acds_version>_<random_string>.v 파일을 엽니다.
- inst_<tx 및/또는 rx>_mlpcs 인스턴스화에서 포트 .csr_lane_polarity 찾습니다.
- 입력 포트(csr_lane_polarity )의 폭은 L이며, 여기서 L은 JESD204B 인텔® FPGA IP 코어의 총 레인 수를 나타냅니다. LSB는 레인 0을 나타내고, 최하위 1비트는 레인 1을 나타내고,..., MSB는 레인 L-1을 나타낸다.
- 극성 반전을 활성화하려면 1을 csr_lane_polarity 입력 포트의 대상 비트로 구동하십시오.
다음 예는 레인 0에서 레인 2로 극성이 반전된 8레인 설계를 보여줍니다.
모듈 <이름>_altera_jesd204_phy_<acds_version>_<random_string> #(
...
altera_jesd204_tx_mlpcs #(
...
) inst_tx_mlpcs (
...
.csr_lane_polarity (7'b0000_0111), // TX: 레인 0-2에 대해 극성 반전
...
);
altera_jesd204_rx_mlpcs #(
...
) inst_rx_mlpcs (
...
.csr_lane_polarity (7'b0000_0111), // RX: 레인 0-2에 대해 극성 반전
...
);
...