문서 ID: 000075552 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-06-20

"이더넷 인텔® FPGA IP용 H-타일 하드 IP"에서 작은 보류 시간 위반이 표시되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • Arria® 10 및 Stratix® V용 저지연 100G 이더넷 인텔® FPGA IP
  • 이더넷
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    인텔® Quartus® Pro Software 버전 18.0 이하의 문제로 인해 "이더넷 인텔® FPGA IP용 H-타일 하드 IP"에 작은 대기 시간 위반이 표시될 수 있습니다.

    해결 방법

    이 문제를 해결하려면 이러한 타이밍 위반을 방지하기 위해 다른 피팅 시드를 시도하십시오.

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 18.1에서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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