문서 ID: 000075562 콘텐츠 형태: 문제 해결 마지막 검토일: 2021-08-09

IEEE 1588 PTP 지연/오프셋 측정이 1G/2.5G/5G/10G 다중 속도 이더넷 PHY 인텔® FPGA IP에서 일치하지 않는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Standard Edition
    인텔® Quartus® Prime Pro Edition
    3배속 이더넷 인텔® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

중요 문제

설명

인텔® Quartus® Prime 소프트웨어 버전 21.2 이하의 문제로 인해 Tx 클록(tx_serial_clk), Rx 클록(rx_cdr_refclk), 링크 파트너 Tx 데이터 채널 참조 클럭 및 IP 코어의 권장 80MHz latency_measure_clk이 공통 클럭 소스를 공유할 때 1G/2.5G/5G/10G 다중 속도 이더넷 PHY 인텔® FPGA IP 출력 신호의 gmii16b_rx_latency이 잠재적으로 0(최소)과 0x3FFFFF(최대) 사이에서 드리프트될 수 있습니다.

결과적으로 생성된 Rx 타임스탬프는 정확하지 않으며 측정된 지연/오프셋은 IEEE 1588 애플리케이션에서 예상보다 훨씬 큽니다. 그러나 gmii16b_tx_latency 신호는 이 문제의 영향을 받지 않습니다. 이 문제는 1G 및 2.5G IEEE 1588 작업에만 영향을 줍니다. 5G 및 10G IEEE 1588 작동은 영향을 받지 않습니다.

해결 방법

이 문제를 방지하려면 IP 코어 latency_measure_clk 클럭 주파수를 80MHz에서 79.98MHz 또는 80.02MHz로 수정합니다.

이 수정은 80MHz에도 적용될 수 있습니다.ampTOD 싱크로나이저 인텔® FPGA IP의 링 클럭 주파수는
PTP 타임스탬프 정확도에는 영향을 주지 않습니다.

이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 21.4부터 해결되었습니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 4 제품

인텔® Arria® 10 FPGA 및 SoC FPGA
Arria® V FPGA 및 SoC FPGA
인텔® Cyclone® 10 GX FPGA
인텔® Stratix® 10 FPGA 및 SoC FPGA

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