문서 ID: 000075567 콘텐츠 형태: 문제 해결 마지막 검토일: 2018-06-18

LTSSM=Polling Compliance 상태에서 수정된 컴플라이언스 패턴을 수신할 때 인텔® Arria® 10 PCI* Express HIP가 패턴 잠금 비트를 설정하지 않는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Pro Edition
    PCI Express*용 인텔® Arria® 10 Cyclone® 10 하드 IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

PCIe* 사양에 따르면, PCIe* 루트 포트 또는 엔드포인트의 LTSSM이 폴링 컴플라이언스 상태인 경우, 수정된 컴플라이언스 패턴을 수신하고 수정된 컴플라이언스 패턴으로 잠길 때 전송된 데이터의 패턴 잠금 비트를 설정해야 합니다.

인텔® Arria® 10 PCIe* 하드 IP는 수정된 컴플라이언스 패턴으로 절대 잠기지 않는다는 문제가 있습니다. 인텔 Arria 10 PCIe* 하드 IP는 데이터 패턴 4A_BC_B5_BC { D10.2, K28.5, D21.5, K28.5 }가 다음 시퀀스 중 하나일 것으로 예상합니다.

  1. BC_4A_B5_BC { K28.5, D10.2, D21.5, K28.5 }
  2. BC_BC_4A_B5 { K28.5, K28.5, D10.2, D21.5 }
  3. B5_BC_BC_4A { D21.5, K28.5, K28.5, D10.2 }
  4. 4A_B5_BC_BC { D10.2, D21.5, K28.5, K28.5 }

해결 방법

이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 19.1부터 해결됩니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 1 제품

인텔® Arria® 10 FPGA 및 SoC FPGA

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