문서 ID: 000075596 콘텐츠 형태: 문제 해결 마지막 검토일: 2021-04-24

Interlaken(2세대) 인텔® FPGA IP 설계 예에서 rx_lanes_aligned 신호에 대한 클럭 교차 타이밍 오류가 표시되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • Interlaken (2세대) 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 21.1 및 이전 버전의 문제로 인해 rx_lanes_aligned 신호가 지적 재산권(IP) 코어로 나가기 전에 usr_clk 와 동기화되지 않았습니다. 이로 인해 사용자가 동기화하지 않은 경우 사용자 로직에서 메타안정성이 발생할 수 있습니다. 준안정 문제는 정렬 변경이 빈번하지 않더라도 사용자 로직으로 전파될 수 있습니다.

    해결 방법

    이 문제를 해결하기 위해 인텔은 usr_clk 도메인의 rx_lanes_aligned 신호에 synchronizer를 추가할 것을 권장합니다.

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.3부터 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 5 제품

    인텔® Stratix® 10 NX FPGA
    인텔® Stratix® 10 MX FPGA
    인텔® Agilex™ F-시리즈 FPGAs 및 SoC FPGAs
    인텔® Stratix® 10 DX FPGA
    인텔® Stratix® 10 TX FPGA

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    1

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