설명
인텔® Quartus® Prime Pro Edition 소프트웨어 버전 20.3 - 21.2의 문제로 인해 PCI Express*용 인텔® L-/H-타일 Avalon® 스트리밍 IP의 클럭 도메인을 통과하는 경로 간에 타이밍 위반이 발생할 수 있습니다.
PCI Express*용 인텔® L-/H-Tile Avalon® 스트리밍 IP는 클럭 도메인 교차에 필요한 동기화 로직을 생성하지만, Synopsys* 디자인 제약 조건 파일(.sdc)은 이러한 경로를 올바르게 제한하지 않습니다.
해결 방법
이 문제를 해결하려면 다음과 같이 하십시오.
- altera_pcie_s10_gen3x16_cdc Synopsys* 설계 제약 조건 파일(.sdc) 다운로드
- 인텔® Quartus® 프로젝트에 altera_pcie_s10_gen3x16_cdc.sdc 추가
- altera_pcie_s10_gen3x16_cdc.sdc는 PCI Express*용 인텔® L-/H-Tile Avalon® 스트리밍 IP 구성 파일(.ip) 뒤에 배치해야 합니다.
이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 21.3부터 해결되었습니다.