문서 ID: 000075633 콘텐츠 형태: 문제 해결 마지막 검토일: 2019-03-15

인텔® Cyclone® V 장치의 상위 PCI* Express Hard IP의 serdes_pll_locked 신호가 잠기지 않는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Pro Edition
    PCI Express* 인텔® FPGA IP용 Cyclone® V 하드 IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

인텔® Quartus® 프라임 소프트웨어의 문제로 인해, 6개의 트랜시버 채널과 2개의 PCIe* 하드 IP를 포함하는 인텔® Cyclone® V 장치는 상위 PCIe* 하드 IP의 serdes_pll_locked 신호가 잠기지 못하는 문제를 보게 됩니다. 하단 PCIe 하드 IP에는 이 문제가 없으며 올바르게 작동하고 있습니다.

해결 방법

이 문제를 해결하려면 Quartus에서 생성된 SOF 파일 위에 enable_rx_pma_direct.xml 스크립트를 실행합니다.

아래와 같이 명령줄에서 스크립트를 실행하고, 여기에서 .xml 스크립트를 다운로드한 후 Quartus 프로젝트 파일(.qpf)과 동일한 디렉터리에서 실행합니다.

quartus_asm -e <name_of_sof> -x enable_rx_pma_direct.xml

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Cyclone® V FPGA 및 SoC FPGA

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