문서 ID: 000075658 콘텐츠 형태: 문제 해결 마지막 검토일: 2021-05-05

CSR 최적화 매개변수가 활성화된 Subclass 1 모드에서 구성할 때 JESD204C 인텔® FPGA IP TX 출력 포트 j204c_tx_avst_ready가 낮게 유지되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • JESD
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 21.1 및 이전 버전의 알려진 문제로 인해 JESD204C 인텔® FPGA IP가 인텔® Stratix® 10 FPGA 또는 Intel Agilex® 7 장치의 TX 모드로 사용되고 CSR 최적화가 활성화된 하위 클래스 1 모드로 구성된 경우 Avalon-ST 신호 j204c_tx_avst_ready 영원히 낮게 유지됩니다.

    이 문제는 CSR 최적화가 활성화된 하위 클래스 0 변형 또는 CSR 최적화가 비활성화된 하위 클래스 1 변형에는 영향을 주지 않습니다.

    해결 방법

    이 문제에 대한 해결 방법은 없습니다.

    이 문제를 방지하려면 하위 클래스 1 모드에서 CSR 최적화 기능을 사용하지 마십시오.

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 21.2부터 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    인텔® Agilex™ FPGAs 및 SoC FPGAs
    인텔® Stratix® 10 MX FPGA
    인텔® Stratix® 10 TX FPGA

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    보증 제외

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