문서 ID: 000075684 콘텐츠 형태: 문제 해결 마지막 검토일: 2017-07-26

비디오 소스가 링크 교육을 시작하기 전에 DisplayPort 인텔® FPGA IP IRQ_HPD가 예기치 않게 어설션하는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

DisplayPort 인텔® FPGA IP 싱크는 수신기 노이즈로 인해 CR_Lock 발생할 수 있습니다. 잘못된 CR_Lock로 인해 비디오 소스가 링크 학습을 시작하기 전에 잘못된 IRQ_HPD 어설션이 발생할 수 있습니다.

DisplayPort 인텔® FPGA IP 소스 디바이스는 링크 트레이닝이 시작될 때까지 이 잘못된 IRQ_HPD 어설션을 무시해야 합니다.

해결 방법

이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 17.1부터 해결되었습니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 4 제품

Arria® V FPGA 및 SoC FPGA
인텔® Arria® 10 FPGA 및 SoC FPGA
Cyclone® V FPGA 및 SoC FPGA
Stratix® V FPGA

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