설명
PCI Express*용 인텔® FPGA P-타일 Avalon 스트리밍 IP 설계 예의 문제로 인해 재구성 인터페이스를 최상위 핀/포트로 잘못 내보냈습니까?
이로 인해 실제 PCB에서 이러한 핀에 연결된 신호에 따라 설계 불안정이 발생할 수 있습니다.
다음 신호는 최상위 레벨로 잘못 내보내집니다.
dummy_user_avmm_rst_reset
p0_config_tl_dl_timer_update
xcvr_reconfig_read
xcvr_reconfig_readdatavalid
xcvr_reconfig_waitrequest
xcvr_reconfig_write
p0_config_tl_tl_cfg_add
p0_config_tl_tl_cfg_ctl
p0_config_tl_tl_cfg_func
p0_tx_cred_tx_cdts_type
p0_tx_cred_tx_data_cdts_consumed
xcvr_reconfig_address
xcvr_reconfig_writedata
xcvr_reconfig_readdata
해결 방법
이 문제를 해결하려면 최상위 RTL을 수정하여 이러한 신호를 내보내지 않도록 하거나 가상 핀 할당을 사용하여 동일한 결과를 얻습니다.
이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 21.3부터 해결되었습니다.