문서 ID: 000075745 콘텐츠 형태: 문제 해결 마지막 검토일: 2011-11-15

Stratix V 장치를 대상으로 하는 QDR II/II 설계에 대한 보정 실패

환경

    인텔® Quartus® II 구독 에디션
BUILT IN - ARTICLE INTRO SECOND COMPONENT

중요 문제

설명

Nios II 시퀀서를 사용하는 하프 레이트 QDR II/II 설계 300MHz 미만의 속도는 타겟팅 시 보정 오류가 발생할 수 있습니다. Stratix V 장치.

이 문제는 QDR II의 향후 버전에서 수정될 예정입니다 및 UniPHY가 포함된 QDR II SRAM 컨트롤러.

해결 방법

이 문제의 해결 방법은 절반 속도 QDR II/II를 실행하는 것입니다 Stratix V 장치를 대상으로 하는 Nios II 시퀀서를 사용하는 설계 300MHz보다 빠른 속도로.

관련 제품

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Stratix® V FPGA

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