문서 ID: 000075837 콘텐츠 형태: 문제 해결 마지막 검토일: 2015-06-30

JESD204B Arria 10: 소프트 PCS 모드에서 디자인 예제 시뮬레이션이 실패했습니다.

환경

    인텔® Quartus® II 구독 에디션
BUILT IN - ARTICLE INTRO SECOND COMPONENT

중요 문제

설명

IP 카탈로그에서 JESD204B 디자인 예제를 생성하고 소프트 PCS를 실행하면 테스트벤치 시뮬레이션이 실패하고 다음이 표시됩니다. 에러 메시지:

JESD204B 시뮬레이션 실행: LINK=2, L=2, M=2, F=2, DATARATE/L=6.144Gbps

# 패턴 검사기: 유효한 데이터를 찾을 수 없습니다!

# JESD204B Tx Core: Tx 링크 오류가 발견되었습니다!

# JESD204B Rx 코어: 확인!

# TESTBENCH_FAILED : SIM 실패!

해결 방법

에서 XCVR_ATX_PLL의 PMA_WIDTH 설정을 변경합니다. gen_ed_sim_verilog.tcl 또는 gen_ed_sim_vhdl.tcl 스크립트 20에서 40까지. 그런 다음 스크립트를 다시 실행하여 올바른 시뮬레이션 모델을 다시 생성합니다.

이 문제는 향후 릴리스에서 수정될 예정입니다.

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