문서 ID: 000075857 콘텐츠 형태: 오류 메시지 마지막 검토일: 2012-09-11

오류: 빠른 PLL ...|altlvds_rx:altlvds_rx_component...:auto_generated|PLL은 뱅크당 PLL이 구동할 수 있는 최대 DPA 채널 수보다 더 많이 구동합니다.

환경

BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Stratix® II 및 Stratix II GX 장치에서 각 고속 PLL은 DPA 사용 시 최대 25개의 altlvds 수신기 채널을 구동할 수 있습니다. 각 센터 패스트 PLL은 인접한 각 뱅크에서 최대 25개의 altlvds 수신기 채널을 구동하여 최대 50개의 채널을 확보할 수 있습니다. 요구 사항은 모든 DPA 수신기 채널이 뱅크당 서로 25 LAB-row 내에 있어야 한다는 것입니다. 모든 장치가 센터 패스트 PLL로 구동되는 25개의 DPA 채널을 지원할 수 있는 것은 아니며, 사용되는 특정 장치의 레이아웃에 따라 다릅니다.

장치가 주어진 수의 DPA 채널을 지원할 수 있다는 것을 알고 있지만 Quartus® II 소프트웨어는 컴파일 프로세스 중에 장치에서 사용 가능한 DPA 수신기 수를 초과했음을 나타내는 오류를 발행할 수 있습니다. 예를 들어, EP2SGX130GF1508 장치에는 중앙 고속 PLL 중 하나에 의해 구동될 수 있는 48개의 채널이 있습니다. (하나의 중앙 고속 PLL이 두 뱅크에서 수신기를 구동하는 데 사용되면 다른 중앙 고속 PLL은 수신기를 구동하는 데 사용할 수 없습니다). altlvds_rx MegaWizard®의 채널 수를 48로 설정하면 핀 위치가 할당되지 않은 경우 Quartus II 소프트웨어가 핀을 배치하는 방식으로 인해 컴파일 오류가 발생할 수 있습니다.

Stratix II 및 Stratix II GX 측 뱅크에는 두 가지 유형의 전용 입력 클록 핀이 있으며, 하나는 PLL을 구동할 수 있는 전용 클록 입력입니다. 다른 유형은 이중 목적 핀으로, PLL의 전용 클록 입력 핀으로 사용하거나 SERDES 수신기로 사용할 수 있습니다. Quartus II 기술자가 PLL 입력 클럭을 이중 목적 핀 중 하나에 배치하면 수신기 채널 중 하나가 손실되고 맞지 않음 오류가 발생합니다.

이 오류를 방지하려면 클럭 핀에 핀을 할당하여 SERDES 회로가 없는 전용 입력 핀에 배치할 수 있습니다. 이렇게 하면 설계에 사용할 수 있는 최대 DPA 수신기 채널 수를 확보할 수 있습니다.

다음은 Stratix II 및 Stratix II GX 장치의 I/O 뱅크 1 및 2에서 사용할 수 있는 전용 클록 핀에 대해 설명합니다.

CLK0p, CLK2p: SERDES 수신기가 있는 전용 입력 클록 핀.

CLK1p, CLK3p: SERDES 수신기가 없는 전용 입력 클록 핀.

다음은 Stratix II 장치의 I/O 뱅크 5 및 6에서 사용할 수 있는 전용 클록 핀에 대해 설명합니다.

CLK8p, CLK10p: SERDES 수신기가 있는 전용 입력 클록 핀.

CLK9p, CLK11p: SERDES 수신기가 없는 전용 입력 클록 핀.

모든 FPLL[10..7]CLKp 핀에는 SERDES 수신기가 없으며, 이는 코너 고속 PLL 전용 클럭 입력 핀입니다(일부 장치에서는 사용할 수 없음).

차동 온 칩 종단은 SERDES 수신기가 있는 이중 목적 전용 클록 입력 핀에서만 지원됩니다. SERDES 수신기가 없는 전용 입력 클록 핀은 차동 온 칩 종단을 지원하지 않으므로 외부 저항이 필요합니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 2 제품

Stratix® II FPGA
Stratix® II GX FPGA

이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.