문서 ID: 000075987 콘텐츠 형태: 문제 해결 마지막 검토일: 2014-11-14

Altera 28nm 장치에 대해 잘못된 SerialLite II SDC 파일이 생성되었습니다.

환경

  • 인텔® Quartus® II 구독 에디션
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    SerialLite II IP 코어가 SDC 파일을 생성할 때 트랜시버 클럭아웃 정보를 포함하도록 파일을 편집해야 합니다. 당신의 디자인에 따라. SerialLite II IP 코어는 다음을 생성합니다. SDC 파일을 독립적으로 만들 수 있습니다.

    사용자 지정 PHY IP 코어의 tx_clkout트랜시버 클록 이름 및 rx_clkout SDC 파일의 비동기 클럭 그룹 제약 조건에서 사용됩니다. SerialLite II IP 코어와 맞춤형 PHY IP 코어.

    사용자 지정 PHY IP 코어의 tx_clkout트랜시버 클록 이름 및 rx_clkout 또한 코어 클럭(RDP/HDP 클럭)에 비동기적으로 설정됩니다. 타이밍 분석기를 컴파일하고 실행하기 전에 SDC 파일을 만듭니다.

    이 문제는 Arria V를 사용하는 모든 SerialLite II 설계에 영향을 미칩니다. Cyclone V 또는 Stratix V 장치.

    이 문제는 수정되지 않습니다.

    관련 제품

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    인텔® 프로그래밍 가능 장치

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    1

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