문서 ID: 000076092 콘텐츠 형태: 문제 해결 마지막 검토일: 2012-08-15

플랫폼 디자이너(이전 명칭: Qsys) 프로젝트에서 UniPHY 기반 외부 메모리 인터페이스 IP를 사용할 때 클럭이 누락되거나 무시된다는 Fitter 또는 Timing Analyzer 경고가 표시되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® II 구독 에디션
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    플랫폼 디자이너(이전 명칭: Qsys) 프로젝트 .qip 파일에서 UniPHY 외부 메모리 인터페이스 IP sdc 파일의 순서가 올바르지 않을 수 있으며, 이로 인해 클럭 경고 또는 위험 경고가 누락되거나 무시될 수 있습니다. 이는 일반적으로 UniPHY IP가 두 인터페이스 간에 PLL(Phase-Locked Loop) 및 DLL(Delay Locked Loop) 공유와 함께 사용될 때 나타납니다.

    해결 방법

    두 가지 가능한 해결 방법은 다음과 같습니다.

    1. Qsys .qip 파일에서 sdc 파일을 주석 처리하고 Quartus 프로젝트 설정 -> 타이밍 분석기 -> SDC 파일에서 필요한 순서로 추가하여 프로젝트에 포함합니다.
    2. Qsys .qip 파일을 수정하여 sdc 파일을 필요한 순서로 배치합니다.

    각 UniPHY IP 인스턴스에 대해 <UniPHY_IP_variation_name>_p0.sdc 파일을 해당 UniPHY IP의 다른 sdc 파일 앞에 배치합니다.

    클럭 공유 타이밍 흐름이 올바르게 작동하려면 .qip 파일 순서(따라서 타이밍 sdc 파일)가 마스터 sdc 파일이 연결된 슬레이브 sdc 파일 앞에 나열되도록 해야 합니다.

    자세한 내용은 외부 메모리 인터페이스 핸드북 3권의 기능 설명 – UniPHY 장에 있는 DLL 및 PLL 공유 인터페이스" 섹션을 참조하세요.

    이 문제는 Quartus® II 소프트웨어 버전 12.0부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    Stratix® V GX FPGA

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